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Download PDFOpen PDF in browserGénération de colonnes pour le partitionnement de Circuits Intégrés sur plate-forme multiFPGAEasyChair Preprint 7472 pages•Date: January 22, 2019AbstractActuellement la vérification des System On Chip (SOC) devient difficile en raison de la complexité grandissante des modules matériels à tester. Pour cela, le prototypage matériel représente une solution intéressante. Cette technique consiste à réaliser un prototype du système sur un circuit logique programmable de type FPGA (Field Programmable Gate Arrays). Un FPGA désigne un Circuit Intégré (CI) composé d’un réseau de cellules programmables avec différentes ressources mais en nombre limité. De nos jours, les circuits complexes dépassent la capacité logique d’un seul FPGA, d’où la nécessité d’utiliser plusieurs FPGA pour le prototypage. Les communications entre FPGA sont très coûteuses par rapport à une communication intra-FPGA. Le problème que nous adressons ici est le partitionnement d’un CI sur plusieurs FPGA de façons à minimiser les connexions entre ces dernières. De plus, les contraintes en nombre de ressources logiques disponibles sont à respecter lors du partitionnement. Notre étude propose une modélisation mathématique et sa résolution par génération de colonnes pour améliorer la stratégie de partitionnement développé au CEA. Keyphrases: Hypergraphes, génération de colonnes, partitionnement Download PDFOpen PDF in browser |
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